Beispiele

Halb-Addierer

A + B → Summe, Übertrag (Gate-Ebene)

Voll-Addierer

A + B + Cin → Summe, Cout

2:1 Multiplexer

S=0 → Y=D0, S=1 → Y=D1

4-Bit Addierer

A[3:0] + B[3:0] + Cin → S[3:0], Cout

3:8 Dekoder

EN + A[2:0] → Y[7:0]

8:3 Prioritätskodierer

I[7:0] → O[2:0] + GS

4-Bit Zähler

CLOCK → Q[3:0] (zählt hoch)

ALU (1-Bit)

Op: 00=ADD 01=AND 10=OR 11=XOR

SR-Latch

S=Setzen, R=Rücksetzen → Q, ~Q

SR-Latch aus NOR-Gattern

Zwei kreuzgekoppelte NOR: S setzt, R setzt zurück, S=R=0 speichert

D-Latch mit Enable aus NANDs

E=1: Q folgt D · E=0: Q speichert — vier NAND und ein Inverter

D-Flipflop aus Gattern

Master-Slave: zwei Latches mit gegenläufigem Enable — CLK umschalten und die Flanke beobachten

Teiler durch 4 aus zwei Blöcken

Ein DIV2-Block, zweimal platziert — jede Kopie hat ihr eigenes Flip-Flop

D-Latch

EN=1 → Q folgt D

D-Flipflop

Steigende Flanke CLK → Q = D

JK-Flipflop

J=1,K=0→Setzen · J=0,K=1→Reset · J=K=1→Kippen

4-Bit Register

CLK speichert D[3:0] → Q[3:0]

4-Bit Schieberegister

CLK schiebt SI in Q[3:0]

4:1 Multiplexer

S[1:0]: 00→I0 01→I1 10→I2 11→I3

Voll-Subtrahierer

A - B - Bin → Diff, Bout

4-Bit Komparator

A[3:0] vs B[3:0] → EQ, GT, LT

Binär → Gray-Code

B[3:0] → G[3:0]

Paritätsprüfer

A[3:0] → ODD, EVN

7-Segment Anzeige

BCD 4-Bit → visuelle Ziffer 0–9

Tri-State-Bus

Zwei TRIBUFs an einer Leitung — nur einen aktivieren

Teiler durch 2 (Toggle)

D-Flip-Flop mit D = NOT Q — halbiert den Takt

Ripple-Zähler

4 T-Flip-Flops, jedes vom ~Q des vorherigen getaktet

Ladbares Register

REG4 + MUX pro Bit: Load=1 übernimmt, Load=0 hält

4-Bit-LFSR

SHIFT4 mit SI = XNOR(Q2, Q3) — 15 Zustände

Dezimalzähler (BCD)

CNT4, Reset durch AND(Q1, Q3) — zählt 0–9 auf SEG7

Zweistelliger Zähler 00–99

Reset-Impuls der Einer taktet die Zehner

Serialisierer (UART-Kern)

REG4 → MUX4 von CNT4 gesteuert → TX-Leitung → SHIFT4 (D0–D3 ändern)