Загружается на активный слой (существующие элементы сохраняются).
Полусумматор
A + B → Сумма, Перенос (вентили)
Полный сумматор
A + B + Cin → Сумма, Перенос
Мультиплексор 2:1
S=0 → Y=D0, S=1 → Y=D1
4-битный сумматор
A[3:0] + B[3:0] + Cin → S[3:0], Cout
Дешифратор 3:8
EN + A[2:0] → Y[7:0]
Приоритетный шифратор 8:3
I[7:0] → O[2:0] + GS
4-битный счётчик
CLOCK → Q[3:0] (считает вверх)
АЛУ (1 бит)
Оп: 00=ADD 01=AND 10=OR 11=XOR
SR-защёлка
S=Уст, R=Сброс → Q, ~Q
SR-защёлка на вентилях NOR
Два перекрёстных NOR: S устанавливает, R сбрасывает, S=R=0 хранит
D-защёлка с разрешением на NAND
E=1: Q следует за D · E=0: Q хранит — четыре NAND и инвертор
D-триггер из вентилей
Master-slave: две защёлки с противоположными разрешениями — переключайте CLK и смотрите на фронт
Делитель на 4 из двух блоков
Один блок DIV2, поставленный дважды — у каждой копии свой триггер
D-защёлка
EN=1 → Q следует за D
D-триггер
Нарастающий фронт CLK → Q = D
JK-триггер
J=1,K=0→Уст · J=0,K=1→Сброс · J=K=1→Инв
4-битный регистр
CLK защёлкивает D[3:0] → Q[3:0]
4-битный сдвиговый регистр
CLK сдвигает SI в Q[3:0]
Мультиплексор 4:1
S[1:0]: 00→I0 01→I1 10→I2 11→I3
Полный вычитатель
A - B - Bin → Разность, Заём
4-битный компаратор
A[3:0] vs B[3:0] → EQ, GT, LT
Двоичный → Код Грея
B[3:0] → G[3:0]
Детектор чётности
A[3:0] → ODD, EVN
7-сегментный индикатор
BCD 4 бита → визуальная цифра 0–9
Шина с тремя состояниями
Два TRIBUF на одном проводе — включайте по одному
Делитель на 2 (переключатель)
D-триггер с D = NOT Q — делит такт на два
Счётчик со сквозным переносом
4 T-триггера, каждый тактируется ~Q предыдущего
Регистр с загрузкой
REG4 + MUX на каждый бит: Load=1 — новые данные, Load=0 — хранение
4-битный LFSR
SHIFT4 с SI = XNOR(Q2, Q3) — 15 состояний
Десятичный (BCD) счётчик
CNT4, сброс по AND(Q1, Q3) — считает 0–9 на SEG7
Двузначный счётчик 00–99
Импульс сброса единиц тактирует десятки
Сериализатор (ядро UART)
REG4 → MUX4 под управлением CNT4 → линия TX → SHIFT4 (меняйте D0–D3)