Проверить

Проверка схемы на ошибки соединений

Большинство схем, которые «не работают», ошибочны не в логике, а в разводке. Незанятый вход вентиля, выход, который никто не читает, провод, который выглядит присоединённым, но не дотянут на одну клетку сетки. На рисунке это незаметно и совершенно очевидно, как только на это указали.

Проверка обходит активный слой и находит структурные проблемы до того, как вы потратите время на отладку поведения. Она показывает входы вентилей, которые никто не питает, выходы, ведущие в никуда, и элементы, оставшиеся вовсе без соединений. О правильности логики она не говорит ничего — для этого есть таблица истинности и тест-кейсы — только о том, полностью и осмысленно ли соединена схема.

• Неподключённый вход — самая частая причина появления «?» в таблице истинности.
• Висящий выход не всегда ошибка: пробники и запасные вентили законны, поэтому это сообщается как информация, а не как дефект.
• Запускайте проверку перед экспортом: незанятые выводы обычно превращаются в неопределённые цепи в Verilog и VHDL.

Проверяется активный слой. В многослойном проекте сигналы между слоями разрешаются по именам элементов VIA, поэтому слои стоит проверять по очереди.