Экспорт Verilog

Экспорт схемы в Verilog

Verilog — язык описания аппаратуры, который понимают практически все маршруты проектирования для FPGA и ASIC. Экспорт превращает рисунок в то, что инструмент синтеза способен собрать: нарисованные вентили становятся модулем с именованными портами и набором непрерывных присваиваний.

Boolflow читает активный слой, обходит граф от входов к выходам и выдаёт по одному присваиванию на вентиль. Каждый элемент INPUT становится входным портом, OUTPUT — выходным, а провода между ними превращаются в именованные цепи. На выходе получается обычный структурный Verilog без вендорских конструкций, поэтому он одинаково собирается в Icarus Verilog, Verilator, Vivado и Quartus.

• Имя модуля задаётся вручную — оно же станет именем файла и идентификатором при инстанцировании.
• Необязательный testbench создаёт модуль-стимул, перебирающий входы, — симулировать можно сразу, не дописывая ничего руками.
• Элементы, у которых нет эквивалента в Verilog, перечисляются явно, а не выбрасываются молча.

// Generated by BoolFlow
module half_adder (
  input  A, B,
  output S, C
);
  assign S = A ^ B;
  assign C = A & B;
endmodule

Комбинационные схемы переводятся напрямую. Тактируемые элементы выгружаются там, где эквивалент существует, а всё неподдерживаемое выводится списком над кодом — чтобы было видно, что дописать самому.