VHDL exportieren

Eine Schaltung nach VHDL exportieren

VHDL beschreibt dieselbe Hardware wie Verilog, jedoch mit strengerer und ausführlicherer Syntax. In der europäischen Industrie, der Luft- und Raumfahrt sowie weiten Teilen der Lehre ist es weiterhin der Standard. Wenn Kurs oder Arbeitgeber VHDL verlangen, erspart dieser Export das Abtippen des Schaltplans.

Boolflow gibt eine vollständige Entwurfseinheit aus: die IEEE-Bibliotheksklausel, eine Entity mit je einem Port pro INPUT- und OUTPUT-Element sowie eine Verhaltensarchitektur mit einer Signalzuweisung pro Gatter. Durchgängig wird std_logic verwendet — genau das erwarten Synthesewerkzeuge, und genau das erlaubt die Einbindung in einen größeren Entwurf ohne Konvertierungsfunktionen.

• Der Entity-Name ist frei wählbar und muss in den meisten Toolchains dem Dateinamen entsprechen — Boolflow hält beides synchron.
• Die optionale Testbench instanziiert die Entity und treibt ihre Eingänge — bereit für GHDL oder ModelSim.
• Nicht unterstützte Elemente werden ausdrücklich aufgeführt, statt nicht übersetzbaren Code zu erzeugen.

-- Generated by BoolFlow
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity half_adder is
  port ( A, B : in  STD_LOGIC;
         S, C : out STD_LOGIC );
end half_adder;

architecture Behavioral of half_adder is
begin
  S <= A xor B;
  C <= A and B;
end Behavioral;

VHDL ist nicht case-sensitiv, aber streng bei Deklarationsreihenfolge und Semikolons. Die erzeugte Datei ist vollständig und kann unverändert an einen Synthesizer übergeben werden.