Экспорт VHDL

Экспорт схемы в VHDL

VHDL описывает ту же аппаратуру, что и Verilog, но синтаксис строже и многословнее. Он остаётся стандартом в европейской промышленности, космической отрасли и значительной части академической среды. Если курс или работодатель требуют именно VHDL, экспорт избавляет от ручного переписывания схемы.

Boolflow выдаёт законченную единицу проектирования: подключение библиотеки IEEE, entity с одним портом на каждый элемент INPUT и OUTPUT и поведенческую архитектуру, где на каждый вентиль приходится одно присваивание сигнала. Все типы — std_logic: именно этого ждут инструменты синтеза, и именно это позволяет встроить результат в больший проект без функций преобразования типов.

• Имя entity задаётся вручную и в большинстве маршрутов должно совпадать с именем файла — Boolflow держит их согласованными.
• Необязательный testbench инстанцирует entity и подаёт сигналы на входы — готово для GHDL или ModelSim.
• Неподдерживаемые элементы перечисляются явно, а не превращаются в код, который не соберётся.

-- Generated by BoolFlow
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity half_adder is
  port ( A, B : in  STD_LOGIC;
         S, C : out STD_LOGIC );
end half_adder;

architecture Behavioral of half_adder is
begin
  S <= A xor B;
  C <= A and B;
end Behavioral;

VHDL нечувствителен к регистру, но строг к порядку объявлений и точкам с запятой. Сгенерированный файл самодостаточен — его можно отдавать синтезатору без правок.